()_"차세대 D램 기술적 한계는···‘EUV 낮은 처리량·3D 적층’"

2022.04.01 16:38 || 이호길 기자

차세대 D램 기술적 한계는···‘EUV 낮은 처리량·3D 적층’ - 시사저널e - 온라인 저널리즘의 미래

D램 공정이 한단계 더 발전하려면 극자외선(EUV) 공정 웨이퍼 처리량을 높이고, 3D 구조를 구현할 수 있는 소재 개발이 속도를 내야할 전망이다.

1일 대한전자공학회 주최로 열린 ‘차세대 반도체 소자 워크샵’에서 전문가들은 D램 미세공정을 위해 공정·소자 관점의 기술 혁신이 필요하다고 강조했다. 대한전자공학회가 국내 반도체 산업 경쟁력 강화를 위해 온·오프라인으로 동시 개최한 워크샵에는 오정훈 삼성전자 디바이스솔루션(DS) 부문 메모리사업부 마스터와 김세연 SK하이닉스 미래기술연구원 담당을 비롯해 학계 인사들이 강연자로 나섰다.

오 마스터는 데이터센터와 자율주행차, 5세대 이동통신(5G), 인공지능(AI) 등에 탑재되는 메모리 반도체가 늘어나면서 대용량·초고속·고온 신뢰성 등의 요건을 갖춘 차세대 D램 수요가 증가하는 추세라고 전했다. 이를 위해 D램에 미세공정이 도입 중인데, 회로 선폭이 좁아지면서 기술적 한계에 직면하고 있다고 설명했다.

그는 미세공정 기술력과 소자 성능을 높이기 위해선 ▲패터닝(노광·식각 공정) ▲셀 트랜지스터 ▲셀 커패시터 등이 핵심이라고 제시했다.

오 마스터는 패터닝과 관련해 “D램에서 EUV 공정이 점점 많아지고 있고, 삼성전자도 일부 쓰고 있다. 그러나 EUV는 쓰루풋(Throughput·처리량)이 느리다”며 “쓰루풋을 높이는 데 핵심이 되는 공정은 포토 레지스트(PR·감광액) 개발과 EUV 장비를 개발하는 회사 ASML 등과 연계해서 기술 발전을 이뤄가는 것”이라고 부연했다.

이어 “민감하게 감광될 수 있는 포토 레지스트를 만드는 게 굉장히 중요하고, 이를 통한 패터닝이 기술의 관건이 될 것”이라며 “지금은 EUV를 1번 패턴하는 형태인데, 더 미세화되면 궁극적으로는 EUV를 2번 패턴하는 쪽으로 기술 발전이 이뤄질 수 있다”고 전망했다.

트랜지스터와 커패시터 등 셀 사이즈는 미세화 흐름으로 계속 작아지고 있어 기존 2D D램에서 위로 쌓아올리는 3D 구조가 거론된다. D램에서 메모리의 최소 저장 단위인 셀은 전하를 제어하는 트랜지스터와 저장하는 커패시터로 구성되는데, 각각 하나씩 필요한 ‘1T1C’ 구조다. 셀 면적이 좁아지고 있는 만큼 이를 극복하기 위한 개념이 3D D램이다.

김세연 담당은 이와 관련 수직 적층(버티컬 스태킹)과 측면 적층(리터럴 스태킹) 방식을 소개했다. 그는 현재 셀 구조를 두 번 쌓는 수직 적층과 셀을 옆으로 뒤집어 쌓는 측면 적층의 장단점을 설명하면서 “3D 시대에 뭐가 적합한 모양인지 정답은 아직 없다. 아무도 양산한 적이 없기 때문”이라고 말했다.

또 3D 구조 구현을 위해 어떤 소재를 활용해야 하는지도 미지수다. 김 담당은 “연구 선두주자는 비정형 메탈 옥사이드나 2D 머티리얼 등이지만, 실제로 산업 현장에서 제조를 할 수 있느냐는 심각한 의문이어서 우려스러운 점이 있다”고 설명했다.

오 마스터는 “D램 미세공정 한계에 도달해 돌파구가 잘 나오지 않으면 쌓는 수밖에 없다. 이 기술을 확보하기 위해 고민하는 방향이 필요하다고 생각한다”며 “새로운 패러다임의 셀 구조 등 D램 발전은 멈추지 않을 것 같다. 이를 위해선 학계나 산업계가 협력해 더 좋은 기술을 만드는 게 필요하다”고 강조했다.